`timescale    1ps/1ps
`default_nettype none
module RGMII_trans_io (
    input  wire        tx_clk,
    input  wire        tx_en,
    input  wire [7:0]  tx_data,
    
    input  wire        tclk,
    
    output wire        txc,
    output wire        txen,
    output wire [3:0]  txd
    );

oddr    oddr_inst (
    .datain_h ( tx_data[3:0]),
    .datain_l ( tx_data[7:4]),
    .outclock ( tx_clk ),
    .dataout ( txd )
    );

oddr_1bit    oddr_1bit_txc (
    .datain_h ( 1'b1),
    .datain_l ( 1'b0 ),
    .outclock ( tclk ),
    .dataout ( txc )
    );

oddr_1bit    oddr_1bit_txen (
    .datain_h ( tx_en ),
    .datain_l ( tx_en ),
    .outclock ( tx_clk ),
    .dataout ( txen )
    );

endmodule
`default_nettype wire
